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信号完整性分析--信号反射

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发表于 2020-3-17 15:03:04 | 显示全部楼层 |阅读模式
  信号完整性分析--信号反射_电子/电路_工程科技_专业资料。信号完整性:信号反射 信号沿传输线向前传播时,每时每刻都会感受到一个瞬态阻抗,这个阻抗可能是传输线 本身的,也可能是中途或末端其他元件的。对于信号来说,它不会区分到底是什么,信号所 感受到的只有阻抗。
  信号完整性:信号反射 信号沿传输线向前传播时,每时每刻都会感受到一个瞬态阻抗,这个阻抗可能是传输线 本身的,也可能是中途或末端其他元件的。对于信号来说,它不会区分到底是什么,信号所 感受到的只有阻抗。如果信号感受到的阻抗是恒定的,那么他就会正常向前传播,只要感受 到的阻抗发生变化,不论是什么引起的(可能是中途遇到的电阻,电容,电感,过孔,PCB 转角,接插件),信号都会发生反射。 那么有多少被反射回传输线的起点?衡量信号反射量的重要指标是反射系数,表示反射 电压和原传输信号电压的比值。反射系数定义为:ρ = Z 2 ? Z1 。其中:Z1 为变化前的阻 Z2 ? Z1 抗,Z2 为变化后的阻抗。假设 PCB 线 欧姆,传输过程中遇到一个 100 欧 姆的贴片电阻,暂时不考虑寄生电容电感的影响,把电阻看成理想的纯电阻,那么反射系 数为:ρ = 100 ? 50 ? 1 ,信号有 1/3 被反射回源端。如果传输信号的电压是 3.3V 电压, 100 ? 50 3 反射电压就是 1.1V。 纯电阻性负载的反射是研究反射现象的基础,阻性负载的变化无非 是以下四种情况:阻抗增加有限值、减小有限值、开路(阻抗变为无穷大)、短路(阻抗突 然变为 0)。 阻抗增加有限值: 反射电压上面的例子已经计算过了。这时,信号反射点处就会有两个电压成分,一部分 是从源端传来的 3.3V 电压,另一部分是在反射电压 1.1V,那么反射点处的电压为二者之和, 即 4.4V。 阻抗减小有限值: 仍按上面的例子,PCB 线 欧姆,如果遇到的电阻是 30 欧姆,则反射 系数为 ρ = 30 ? 50 =-0.25,反射电压为 3.3*(-0.25)V= -0.825V。此时反射点电压为 30 ? 50 3.3V+(-0.825V)=2.475V。 开路: 开路相当于阻抗无穷大,反射系数按公式计算为 1。即反射电压 3.3V。反射点处电压为 6.6V。可见,在这种极端情况下,反射点处电压翻倍了。 短路: 短路时阻抗为 0,电压一定为 0。按公式计算反射系数为-1,说明反射电压为-3.3V,因 此反射点电压为 0。 由于反射现象的存在,信号传播路径中阻抗发生变化的点,其电压不再是原来传输的电 压。这种反射电压会改变信号的波形,从而可能会引起信号完整性问题。 信号完整性分析---信号反射及阻抗匹配 信号反射产生的原因,当信号从阻抗为 Z0 进入阻抗为 Zl 的线路时,由于阻抗不匹配 的原因,有部分信号会被反射回来,也可以用 “传输线上的回波来概括”。如果源端、负 载端和传输线具有相同的阻抗,反射就不会发生了。 反射的影响: 如果负载阻抗小于传输线阻抗,反射电压为负,反之,如果负载阻抗大 于传输线阻抗,反射电压为正。实际问题中,PCB 上传输线不规则的几何形状,不正确的信 号匹配,经过连接器的传输及电源平面不连续等因素均会导致反射情况发生,而表现出诸如 过冲、下冲以及振荡等信号失真的现象。 过冲,当信号的第一个波峰超过原来设定的最大值,信号的第一个波谷超过原来设定的 最大值时,为过冲,也就是冲过头了。 下冲,当信号的第二个波峰波谷超过设定值时,称为下冲。过大的过冲会导致元件保护 二极管损坏,而下冲严重时会产生假时钟,导致系统误读写操作。 如果过冲过大我们可以采用阻抗匹配的方式消除过冲。 震荡:信号的反射也会引起信号震荡,而震荡的本质跟过冲/下冲是一样的,在一个周期 内,信号反复的过冲下冲我们称之为信号震荡。震荡是消除电路多余能量的一种方式。通 过震荡的信号,可以将反射而产生的多余能量给消耗掉。 欠阻尼(振铃)是指终端的阻尼 小,过阻尼(环绕)是指终端的阻尼大了。 (不只是分布式电路才会产生振荡,集总电路 由于 LC 振荡也会产生振荡,其振荡的大小和电路的品质因素 Q 有关,Q 值代表了电路中信 号的衰减速度,Q 值越高衰减越慢。可以通过单位时间电路储存的能量与丢失的能量比值来 衡量) Q1/2 的时候就不存在过冲或者振荡。 阻抗匹配,由于源端与负载端的阻抗不匹配才引起信号的反射,因此要进行阻抗匹配, 从而降低反射系数,可以在源端串接阻抗,或者负载端并行接阻抗。反射系数公式: P=(Z1-Z0)/(Z1+Z0) 阻抗匹配端接技术汇总 单电阻端接 经总结:串联电阻匹配一般适用于单个负载的情况。 一、 串行端接串行匹配:(不太适用太高的高速) 二 、并行端接并行匹配:(更适用于高速) 1、单电阻并行端接 缺点:降低了输出的高电平,匹配电阻接地会造成下降沿过快(接电源上升源变快), 这样会导致波形占空比不平衡 2、 戴维宁并行接法 优点:综合适用上下来电阻,平衡输出高低电平,减小因占空比失调能力消耗 缺点:静态直流功率过大,在 TTL 和 CMOS 电路中不常用。 3、并行 AC 端接 优点:AC 端接避免较多的电源消耗, 缺点:由于电容的大小很难确定,大电容会吸收较大电流增加电源损耗,小电容则会减 弱匹配效果,建议通过仿真来确定电容值。 应用:并联交流匹配一般用在多接收端和时钟信号线。 (二极管端接法,此法不属于 阻抗匹配的思路,而是通过二极管的钳位来减小过冲与下冲,尽管成本会提高,但是系统整 体布局布线开销可能会减小,因为不需要考虑精确控制传输线的阻抗匹配,它的缺点在于二 极管本身不会消耗振铃信号,因此反射回来的信号会对电源或者地产生噪声,开关速度不够 高,对较高速系统不太适用) 串扰: 如果足够细心你会发现,有时对于某根信号线,从功能上来说并没有输出信号,但测量 时,会有幅度很小的规则波形,就像有信号输出。这时你测量一下与它邻近的信号线,看看 是不是有某种相似的规律!对,如果两根信号线靠的很近的话,通常会的。这就是串扰。当 然,被串扰影响的信号线上的波形不一定和邻近信号波形相似,也不一定有明显的规律,更 多的是表现为噪声形式。串扰在当今的高密度电路板中一直是个让人头疼的问题,由于布线 空间小,信号必然靠得很近,因此你比须面对它,只能控制但无法消除。对于受到串扰的信 号线,邻近信号的干扰对他来说就相当于噪声。 串扰大小和电路板上的很多因素有关,并不是仅仅因为两根信号线间的距离。当然,距 离最容易控制,也是最常用的解决串扰的方法,但不是唯一方法。这也是很多工程师容易误 解的地方。 轨道塌陷: 噪声不仅存在于信号网络中,电源分配系统也存在。我们知道,电源和地之间电流流 经路径上不可避免存在阻抗,除非你能让电路板上的所有东西都变成超导体。那么,当电流 变化时,不可避免产生压降,因此,真正送到芯片电源管脚上的电压会减小,有时减小得很 厉害,就像电压突然产生了塌陷,这就是轨道塌陷。轨道塌陷有时会产生致命的问题,很可 能影响你的电路板的功能。高性能处理器集成的门数越来越多,开关速度也越来越快,在更 短的时间内消耗更多的开关电流,可以容忍的噪声变得越来越小。但同时控制噪声越来越难, 因为高性能处理器对电源系统的苛刻要求,构建更低阻抗的电源分配系统变得越来越困难。 你可能注意到了,又是阻抗,理解阻抗是理解信号完整性问题的关键。 重视信号上升时间 信号的上升时间,对于理解信号完整性问题至关重要,高速 pcb 设计中的绝大多数问题 都和它有关,你必须对它足够重视。 信号上升时间并不是信号从低电平上升到高电平所经历的时间,而是其中的一部分。业 界对它的定义尚未统一,最好的办法就是跟随上游的芯片厂商的定义,毕竟这些巨头有话语 权。通常有两种:第一种定义为 10-90 上升时间,即信号从高电平的 10%上升到 90%所经历 的时间。另一种是 20-80 上升时间,即信号从高电平的 20%上升到 80%所经历的时间。两种 都被采用,从 IBIS 模型中可看到这点。对于同一种波形,自然 20-80 上升时间要更短。 对于我们终端应用来说,精确的数字有时并不是很重要,而且这个数值芯片厂商通常也 不会直接给我们列出,当然有些芯片可以从 IBIS 模型中大致估计这个值,不幸的是,不是 每种芯片你都能找到 IBIS 模型。重要的是我们必须建立这样的概念:上升时间对电路性能 有重要的影响,只要小到某一范围,就必须引起注意,哪怕是一个很模糊的范围。没有必要 精确定义这个范围标准,也没有实际意义。你只需记住,现在的芯片加工工艺使得这个时间 很短,已经到了 ps 级,你应该重视他的影响的时候了。 随着信号上升时间的减小,反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重, 信号上升时间的减小,从频谱分析的角度来说,相当于信号带宽的增加,也就是信号中有 更多的高频分量,正是这些高频分量使得设计变得更加困难。互连线必须作为传输线来对 待,从而产生了很多以前没有的问题。 因此,学习信号完整性,你必须有这样的概念:信号陡峭的上升沿,是产生信号完整 性问题的罪魁祸首。 信号上升时间与带宽 要重视信号上升时间,很多信号完整性问题都是由信号上升时间短引起的。本文就 谈谈一个基础概念:信号上升时间和信号带宽的关系 对于数字电路,输出的通常是方波信号。方波的上升边沿非常陡峭,根据傅立叶分析, 任何信号都可以分解成一系列不同频率的正弦信号,方波中包含了非常丰富的频谱成分。 抛开枯燥的理论分析,我们用实验来直观的分析方波中的频率成分,看看不同频率的正弦信 号是如何叠加成为方波的。首先我们把一个 1.65v 的直流和一个 100MHz 的正弦波形叠加, 得到一个直流偏置为 1.65v 的单频正弦波。我们给这一信号叠加整数倍频率的正弦信号,也 就是通常所说的谐波。3 次谐波的频率为 300MHz,5 次谐波的频率为 500MHz,以此类推,高 次谐波都是 100MHz 的整数倍。图 1 是叠加不同谐波前后的比较,左上角的是直流偏置的 100MHz 基频波形,右上角时基频叠加了 3 次谐波后的波形,有点类似于方波了。左下角是 基频+3 次谐波+5 次谐波的波形,右下角是基频+3 次谐波+5 次谐波+7 次谐波的波形。这里 可以直观的看到叠加的谐波成分越多,波形就越像方波。影响信号完整性的不是波形的重 复频率,而是信号的上升时间。 什么是地弹 所谓“地弹”,是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路 板“地”为参考,就像是芯片内部的“地”电平不断的跳动,因此形象的称之为地弹 (ground bounce)。当器件输出端有一个状态跳变到另一个状态时,地弹现象会导致器件 逻辑输入端产生毛刺。那么“地弹”是如何产生的呢?首先我们要明白,对于任何封装的芯 片,其引脚会存在电感电容等寄生参数, 而地弹正是由于引脚上的电感引起的。 我们可以用下图来直观地解释一下。图中开关 Q 的不同位置代表了输出的“0”“1”两种 状态。假定由于电路状态装换,开关 Q 接通 RL 低电平,负载电容对地放电,随着负载电容压下降, 它积累的电荷流向地,在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减, 这一电流变化作用于接地引脚的电感 LG,这样在芯片外的电路板“地”与芯片内的地之间,会形成 一定的电压差,如图中 VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。 芯片 A 的输出变化,产生地弹。这对芯片 A 的输入逻辑是有影响的。接收逻辑把输入电 压和芯片内部的地电压差分比较确定输入,因此从接收逻辑来看就象输入信号本身叠加了一 个与地弹噪声相同的噪声。 理解临界长度 理解临界长度最好从时间角度来分析。信号在 pcb 走线上传输需要一定的时间,普通 FR4 板材上传输时间约为每纳秒 6 英寸,当然表层走线和内层走线速度稍有差别。当走线上 存在阻抗突变就会发生信号反射,这和走线长度无关。但是,如果走线很短,在源端信号还 没上升到高电平时,反射信号就已经回到源端,那么发射信号就被淹没在上升沿中,信号波 形没有太大的改变。走线如果很长,发射端信号已经到达高电平,反射信号才到达源端,那 么反射信号就会叠加在高电平位置,从而造成干扰。那么走线长度就有一个临界值,大于这 个值,返回信号叠加在高电平处,小于这个值反射信号被上升沿淹没。这个临界值就是临界 长度,注意,这种定义非常不准确,因为只考虑了一次反射情况,这里只是为了理解概念需 要,暂时这样说。 那么准确的定义是什么?实际中反射都是发生多次的,虽然第一次信号反射回到源端的 时间小于信号上升沿时间,但是后面的多次反射还会叠加在高电平位置,对信号波形造成干 扰。那么,临界长度的合理定义应该是:能把反射信号的干扰控制在可容忍的范围内的走线 长度。这一长度上的信号往返时间要比信号上升时间小很多。试验中发现的经验数据为,当 信号在 pcb 走线上的时延高于信号上升沿的 20%时,信号会产生明显的振铃。对于上升时间 为 1ns 的方波信号来说,pcb 走线inch 以上时,信号就会有严重的振铃。 所以临界长度就是 1.2inch,大约 3cm。 你可能注意到了,又是信号上升时间!再一次强调,信号上升时间在高速设计中占有重 要地位。 特性阻抗 当信号在传输线上传播时,信号感受到的瞬态阻抗与单位长度电容和材料的介电常数有 关,可表示为:Z= 83 Cl ? r 。如果 PCB 上线条的厚度和宽度不变,并且走线和返回平面间距 离不变,那么信号感受到的瞬态阻抗就不变,传输线是均匀的。对于均匀传输线,恒定的瞬 态阻抗说明了传输线的特性,称为特性阻抗。 如果 PCB 上线条的厚度增大或者宽度增加,单位长度电容增加,特性阻抗就变小。同样, 走线和返回平面间距离减小,电容增大,特性阻抗也减小。 一个很重要的特性阻抗就是自由空间的特性阻抗,也叫自由空间的波阻抗,在 EMC 中非常重 要。自由空间特性阻抗为 Z0= u0 ? 0 =377Ω 。 对于常见的 FR4 板材的 PCB 板上, 特性阻抗的典型结构如图所示。对于微带线,线宽 W 是介质厚度 h 的 2 倍。对于带状线,线条两侧介质总厚度 b 是线宽 W 的两倍。 FR4 板材的 PCB 板上, 特性阻抗传输线另一个特性是: 单位长度电容=3.3pF/in 单位长度电容=8.3nH/in 了解这些特殊的特性阻抗,对于设计电路板有一定的参考意义,能让我们在制作电路前 有个直觉的认识。 多长的走线才是传 输 线 这和信号的传播速度有关,在 FR4 板材上铜线in/ns。简单的说,只 要信号在走线上的往返时间大于信号的上升时间,PCB 上的走线就应当做传输线来处理。 我们看信号在一段长走线上传播时会发生什么情况。假设有一段 60 英寸长的 PCB 走线 所示,返回路径是 PCB 板内层靠近信号线的地平面,信号线和地平面间在远端开路。 信号在这条走线上向前传播,传输到走线ns,返回到源端又需要 10ns,则 总的往返时间是 20ns。如果把上面的信号往返路径看成普通的电流回路的话,返回路径上 应该没有电流,因为在远端是开路的。但实际情况却不是这样,返回路径在信号上后最初的 一段时间有电流。 在这段走线ns 的信号,在最初的 1ns 时间,信号还线 英寸,不知道远端是开路还是短路,那么信号感觉到的阻抗有多大,怎么确定?如果把信 号往返路径看成普通的电流回路的话就会产生矛盾,所以,必须按传输线处理。 实际上,在信号线条和返回地平面间存在寄生电容,如图 2 所示。当信号向前传播过程中, A 点处电压不断不变化,对于寄生电容来说,变化的电压意味着产生电流,方向如图中虚线 所示。因此信号感受到的阻抗就是电容呈现出来的阻抗,寄生电容构成了电流回流的路径。 信号在向前传播所经过的每一点都会感受到一个阻抗,这个阻抗是变化的电压施加到寄生电 容上产生的,通常叫做传输线的瞬态阻抗。 当信号到达远端,远端的电压升至信号的最终电压后,电压不再变化。虽然寄生电容还 是存在,但是没有电压的变化,电容相当于开路,这对应的就是直流情况。 因此,这个信号路径短期的表现和长期的表现不一样,在起始一小段时间内,表现就是 传输线。即使传输线远端开路,在信号跳变期间,传输线前段的性能也会像一个阻值有限的 电阻。 信号振铃是怎么产生的 信号的反射可能会引起振铃现象,一个典型的信号振铃如图 1 所示 如果信号传输过程中感受到阻抗的变化,就会发生信号的反射。这个信号可能是驱动端 发出的信号,也可能是远端反射回来的反射信号。根据反射系数的公式,当信号感受到阻抗 变小,就会发生负反射,反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多 次反射,其结果就是信号振铃。大多数芯片的输出阻抗都很低,如果输出阻抗小于 PCB 走线 的特性阻抗,那么在没有源端端接的情况下,必然产生信号振铃。 信号振铃根本原因是负反射引起的,其罪魁祸首仍然是阻抗变化,又是阻抗!在研究信 号完整性问题时,一定时时注意阻抗问题。 负载端信号振铃会严重干扰信号的接受,产生逻辑错误,必须减小或消除,因此对于长 的传输线必须进行阻抗匹配端接。 PCB 走线宽度变化产生的反射 在进行 PCB 布线时,经常会发生这样的情况:走线通过某一区域时,由于该区域布线空 间有限,不得不使用更细的线条,通过这一区域后,线条再恢复原来的宽度。走线宽度变化 会引起阻抗变化,因此发生反射,对信号产生影响。那么什么情况下可以忽略这一影响,又 在什么情况下我们必须考虑它的影响? 有三个因素和这一影响有关:阻抗变化的大小、信号上升时间、窄线条上信号的时延。 首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的 5%(这和信号上 的噪声预算有关),根据反射系数公式: ? ? Z 2 ? Z1 ? ?Z ? 50% Z 2 ? Z1 ?Z ? 2Z1 可以计算出阻抗大致的变化率要求为: ?Z Z1 ? 10% 。你可能知道,电路板上阻抗的典 型指标为+/-10%,根本原因就在这。 如果阻抗变化只发生一次,例如线mil 后,一直保持 6mil 宽度这种情 况,要达到突变处信号反射噪声不超过电压摆幅的 5%这一噪声预算要求,阻抗变化必须小 于 10%。这有时很难做到,以 FR4 板材上微带线的情况为例,我们计算一下。如果线mil ,线条和参考平面之间的厚度为 4mil,特性阻抗为 46.5 欧姆。线mil 后特性阻 抗变成 54.2 欧姆,阻抗变化率达到了 20%。反射信号的幅度必然超标。至于对信号造成多 大影响,还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问 题点。幸运的是这时可以通过阻抗匹配端接解决问题。 如果阻抗变化发生两次,例如线mil。那 么在 2cm 长 6mil 宽线条的两个端点处都会发生反射,一次是阻抗变大,发生正反射,接着 阻抗变小,发生负反射。如果两次反射间隔时间足够短,两次反射就有可能相互抵消,从而 减小影响。假设传输信号为 1V,第一次正反射有 0.2V 被反射,1.2V 继续向前传输,第二次 反射有-0.2*1.2 = 0.24v 被反射回。再假设 6mil 线长度极短,两次反射几乎同时发生, 那么总的反射电压只有 0.04V,小于 5%这一噪声预算要求。因此,这种反射是否影响信号, 有多大影响,和阻抗变化处的时延以及信号上升时间有关。研究及实验表明,只要阻抗变化 处的时延小于信号上升时间的 20%,反射信号就不会造成问题。如果信号上升时间为 1ns, 那么阻抗变化处的时延小于 0.2ns 对应 1.2 英寸,反射就不会产生问题。也就是说,对于本例情况,6mil 宽走线cm 就不会有问题。 当 PCB 走线线宽发生变化时,要根据实际情况仔细分析,是否造成影响。需要关注的参 数有三个:阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面 的方法大致估算一下,适当留出一定的余量。如果可能的话,尽量让减小颈状部分长度。 需要指出的是,实际的 PCB 加工中,参数不可能像理论中那样精确,理论能对我们的设 计提供指导,但不能照搬照抄,不能教条,毕竟这是一门实践的科学。估算出的值要根据实 际情况做适当的修订,再应用到设计中。如果感觉经验不足,那就先保守点,然后在根据制 造成本适当调整。 接收端容性负载的反射 信号的接收端可能是集成芯片的一个引脚,也可能是其他元器件。不论接收端是什么, 实际的器件的输入端必然存在寄生电容,接受信号的芯片引脚和相邻引脚之间有一定的寄生 电容,和引脚相连的芯片内部的布线也会存在寄生电容,另外引脚和信号返回路径之间也会 存在寄生电容。 好复杂,这么多寄生电容!其实很简单,想想电容是什么?两个金属板,中间是某种 绝缘介质。这个定义中并没有说两个金属板是什么形状的,芯片两个相邻引脚也可以看做是 电容的两个金属板,中间介质是空气,不就是一个电容么。芯片引脚和 PCB 板内层的电源 或地平面也是一对金属板,中间介质是 PCB 板的板材,常见的是 FR4 材料,也是一个电容。 下面研究一下信号终端的电容有什么影响。将模型简化,用一个分立电容元件代替所有 寄生电容,如图 1 所示。我们考察 B 点电容的阻抗情况。 电容的电流为: I c ?C dV dt 随着电容的充电,电压变化率逐渐减小(电路原理中的瞬态过程),电容的充电电流也 不断减小。即电容的充电电流是随时间变化的。 电容的阻抗为:Z= V ? V Ic C dV dt 因此电容所表现出来的阻抗随时间变化,不是恒定的。正是这种阻抗的变化特性决定了 电容对信号影响的特殊性。如果信号上升时间小于电容的充电时间,最初电容两端的电压迅 速上升,这时阻抗很小。随着电容充电,电压变化率下降,充电电流减小,表现为阻抗明显 增大。充电时间无穷大时,电容相当于开路,阻抗无穷大。 阻抗的变化必然影响信号的反射。在充电的开始一段时间,阻抗很小,小于传输线的特 性阻抗,将发生负反射,反射回源端 A 点的信号将产生下冲。随着电容阻抗的增加,反射 逐渐过渡到正反射,A 点的信号经过一个下冲会逐渐升高,最终达到开路电压。 因此电容负载使源端信号产生局部电压凹陷。精确波形和传输线的特性阻抗、电容量、 信号上升时间有关。 对于接收端,很明显,就是一个 RC 充电电路,不是很严谨,但是和实际情况非常相似。 电容两端电压,即 B 点电压随 RC 充电电路的时间常数呈指数增加(基本电路原理)。因此 电容对接收端信号上升时间产生影响。 RC 充电电路的时间常数为 ? ? ZC ,这是 B 点电压上升到电压终值的 1 e 即 37%所需的时间。B 点电压 10%~90%上升时间为 ?10?90 ? 2.2? ? 2.2ZC 。 如果传输线ns。如果信号 上升时间小于 1.1ns,那么 B 点电压上升时间主要由电容充电时间决定。如果信号上升时间 大于 1.1ns,末端电容器作用是使上升时间进一步延长,增加约 1.1ns(实际应比这个值小)。 图 2 显示了终端电容负载对驱动端和接受端产生影响的示意图,放在这里,让大家能有个感 性的认识。 至于信号上升时间增加的精确值是多少,对于电路设计来说没必要,只要定性的分析, 有个大致的估算就可以了。因为计算再精确也没实际意义,电路板的参数也不精确!对于设 计者来说,定性分析并了解影响,大致估算出影响在那个量级,能给电路设计提供指导就可 以了,其他的事软件来做吧。举个例子,如果信号上升时间 1ns,电容使信号上升时间增加 远小于 1ns,比如 0.2 ns,那么这么一点点增加可能不会有什么影响。如果电容造成的上升 时间增加很多,那可能就会对电路时序产生影响。那么多少算很多?看看电路的时序余量吧, 这涉及到电路的时序分析和时序设计。 总之接收端电容负载的影响有两点: 1、使源端(驱动端)信号产生局部电压凹陷。 2、接收端信号上升时间延长。 在电路设计中这两点都要考虑 特性阻抗和频率有关吗? 特性阻抗是从理论上分析传输线时经常提到的一个量,从传输线的角度来说,它可以用 下面的公式表示 Z 0 ? L ,L 表示传输线的单位长度电感,C 为单位长度电容。乍一看, C 似乎公式中没有任何变化的量。但是特性阻抗真的是个恒定的量吗?我们使用 Polar 软件对 横截面固定的传输线进行扫频计算,频率范围定在 100MHz~10GHz,来看看场求解器给出 的结果,特性阻抗随着频率的升高变小了,罪魁祸首是电感导线的电感由两部分组成:导 线的内部电感和导线的外部电感。当频率升高时,导线的内部电感减小,外部电感不变,总 电感减小,因而导致了特性阻抗减小。 电感的定义是指围绕在电流周围的磁力线匝数。电感随频率减小,直觉告诉我们一定是 导线中电流分布发生了变化,当频率升高时,电流向导线表面集中,在导线内部电流密度减 小,当然电感减小。电感的本质,是围绕在电流周围的磁力线匝数,注意“围绕在电流周围” 这个说法。假设存在极端情况,导线内部电流完全消失,所有的电流集中在导体表面,磁力 线当然没法再内部去环绕电流,内部电感消失。导线总电感减小,减小的那一部分就是导线 的内部电感。当然这种说法不严谨,不过对直观的理解问题非常有帮助。 结论: 1、传输线的特性阻抗确实和频率有关,随着频率升高,特性阻抗减小,但会逐渐趋于稳定。 2、特性阻抗的变化的原因是导线的单位长度电感随频率升高而减小。 3、这种特性阻抗的变化很小,在工程应用中一般不用考虑它的影响。
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